화웨이, 타우 스케일링 법칙으로 381종의 칩 생산 및 지연시간 단축 방안 제시

화웨이(Huawei)는 신호 지연시간을 감소시키기 위한 새로운 반도체 설계 전략으로 '타우 스케일링 법칙(Tau Scaling Law)'을 제안하였다. 이 원칙에 기반하여 지난 6년 동안 381종의 반도체 칩을 설계하고 생산해왔다는 내용이다.

허팅보(He Tingbo) 화웨이 반도체사업부 총재는 5월 25일 상하이에서 열린 국제전기전자공학회에서 타우 스케일링 법칙을 발표하며, 기존의 기하학적 미세화 방법을 시간 미세화로 대체할 계획임을 설명했다. 따라서 타우 스케일링 법칙은 트랜지스터의 사이즈를 줄이기보다는 신호가 반도체 소자와 회로, 칩, 그리고 시스템을 통과하는 시간을 단축하는 데 주안점을 두고 있다. 화웨이는 각 단계에서의 시간 상수를 의미하는 타우(τ)를 줄여 나갈 경우, 성능 및 에너지 효율, 트랜지스터 밀도를 향상시킬 수 있음을 주장하고 있다.

이 새로운 설계 원칙은 '로직폴딩(Logic Folding)' 기술로 실현되고 있으며, 이는 회로의 레이아웃과 신호 경로를 최적화하여 주요 배선 길이를 줄이고 데이터 전송 과정에서의 지연을 감소시키는 방식이다. 화웨이는 해당 기술을 통해 실제로 지난 6년간 타우 스케일링 법칙을 적용하여 381종의 칩을 설계하고 생산했다고 발표하였다. 이러한 설계 원칙은 제품 개별 수준에서뿐만 아니라 소자에서 시스템에 이르기까지 여러 단계에 걸쳐 적용되어 왔다.

다음으로, 화웨이는 2026년 가을에 출시할 예정인 기린(Kirin) 칩을 첫 번째 적용 제품으로 설명하면서 이 제품에 로직폴딩 구조가 처음으로 포함될 계획임을 밝혔다. 화웨이는 또한, 2031년까지 이 방법으로 설계한 고성능 칩의 트랜지스터 밀도를 14옹스트롬(Å), 무려 1.4나노미터 공정 수준으로 끌어올리겠다는 목표를 세우기도 했다. 이 목표는 실제 1.4나노미터 공정의 양산이 아닌 이와 동등한 트랜지스터 밀도를 달성하겠다는 의도를 담고 있다.

이와 같은 경향은 특히 첨단 노광장비 접근이 제한된 중국 반도체 산업의 현실 속에서 더욱 의미가 있다. 즉, 단순히 공정 미세화에 의존하는 구식 접근에서 벗어나 설계와 패키징을 통해 성능 향상을 도모하는 것이다. 젠슨 황(Jensen Huang) 엔비디아 CEO는 5월 28일 대만 현지의 인터뷰에서 타우 스케일링 법칙을 두고 "화웨이에게는 새로운 돌파구"라고 평가하였다. 이는 화웨이가 처한 공정 제약을 설계 기술로 극복하려는 시도의 의미를 잘 드러내는 발언이라 할 수 있다.

그러나 그는 칩 적층, 3차원 패키징 및 하이브리드 본딩 같은 기술은 대만과 TSMC(Taiwan Semiconductor Manufacturing Company)가 10년 이상 발전시켜온 분야라는 점을 강조하며, 화웨이가 기존의 TSMC 기술 경쟁에 즉각적인 위협이 되지는 않을 것이라고 언급했다. 따라서 큰 기대와 우려가 공존하는 가운데, 사우스차이나모닝포스트는 타우 스케일링 법칙이 실제로 성과를 거둘 수 있을지 여부에 대해 모니터링할 필요가 있다고 보도하였다. 이에 따라 화웨이가 제시한 성능 및 밀도 목표가 실제 제품에서 얼마나 이뤄질지가 중요한 평가 포인트가 될 것으로 전망된다.

크립토·블록체인 시장과는 직접적인 연결이 밝혀지지는 않았으나, 인공지능(AI)이 반도체의 수요와 제조 프로세스에 동시에 영향을 미치는 구조 속에서 데이터센터용 연산 장비의 공급 및 조달 비용이 블록체인 인프라에서 사용되는 GPU 및 AI 서버 환경과 간접적으로 연결되는 점은 주목할 만하다.